三维晶体管阵列有望打破摩尔定律

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  科技日报华盛顿11月19日电(记者刘海英)目前,用于计算机除理器的硅集成电路正接近单个芯片上晶体管的最大可行密度,共要在二维阵列中是那我 。摩尔定律看似已难以维持。美国密歇根大学一研究团队却另辟蹊径,将晶体管阵列带入三维空间,在最先进的硅芯片上直接堆叠第二层晶体管。你同类 研究为开发打破摩尔定律的硅集成电路铺平了道路。

  摩尔定律认为,集成电路上可容纳的晶体管数目,约每隔两年便会增加一倍。目前硅集成电路的晶体管密度已接近极限。而随着硅晶体管尺寸变得没办法 小,它们的工作电压也在不断下降,原应最先进的除理芯片肯能会与触摸板、显示驱动器等高电压接口组件不兼容,后者时需在更高电压下运行,以除理错误的触摸信号或不足英文亮度设置同类的影响。这就时需额外的芯片来除理接口设备和除理器之间的信号转换。

  为除理上述什么的什么的问题,密歇根大学研究人员通过附加器件层的单片三维集成,来提高硅互补金属氧化物半导体集成电路的性能。亲们首先使用含锌和锡的溶液覆盖硅芯片,在其下皮 形成均匀涂层,然后短暂烘烤使其干燥,经过不断重复后制成一层约75纳米厚的氧化锌锡膜。使用该氧化锌锡膜制造的薄膜晶体管都时需承受比下方硅芯片更高的电压。

  为了除理一3个 器件层之间的电压失配什么的什么的问题,研究人员采用了顶部肖特基、底部欧姆的接触结构,在触点加上的肖特基门控薄膜晶体管和垂直薄膜二极管具有优良的开关性能。测试显示,在集成了高压薄膜晶体管后,基础硅芯片仍然都时需工作。

  研究人员表示,硅集成电路在低电压(约1伏)下工作,但都时需通过单片集成薄膜晶体管来提供高电压除理能力,从而免除了对额外芯片的需求。亲们的新辦法 将氧化物电子学的优势引入到单个硅晶体管中,有益于常抓凑、具有更多功能的芯片的开发。

  相关论文刊发在最新一期《自然·电子学》杂志上。

[ 责编:张佳兴 ]

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